Generated by
EASE/HDL
for
peterj
on Mon Jul 02 10:55:31 2007
Back
Index
MROD_X_Out
System
a0
Documentation for configuration System_Func of entity System for architecture a0
Contents
Side Data
Generated HDL
Configuration: System_Func
u1:
tma
:
a0
u0:
Board
:
a0
u1:
To_digital
:
a0
u2:
LocalBAR_Switch
:
a0
u3:
DataBusBuffers
:
a0
u2:
My74ABT16245
:
a0
u0:
My74ABT16543
:
a0
u1:
My74ABT16543
:
a0
u4:
N_To_digital
:
a0
u5:
N_To_digital
:
a0
u9:
Tri1
:
a0
u7:
Tri1
:
a0
u6:
Sharc
:
a0
u10:
Delay
:
a0
u12:
High
:
a0
u13:
Pullup
:
a0
u0:
FPGA
:
a0
u0:
VME_Interface
:
a0
u0:
CSR_CR
:
a0
u0:
CSR
:
a0
u0:
CSR_BAR
:
a0
u1:
BitSet_Clr
:
a0
u2:
AfterReset
:
a0
u0:
RegNoRst
:
a0
u1:
RegNoRst
:
a0
u2:
RegNoRst
:
a0
u3:
AndInv
:
a0
u1:
CR_1024x8
:
a0
u3:
CSR_AddrDec
:
a0
u4:
CR_CSR_DataMux
:
a0
u14:
Adr_Latch_And_Gen
:
a0
u0:
Adr_Latch_Count
:
a0
u1:
Latch
:
a0
u4:
Reg1
:
a0
u5:
AndInv
:
a0
u2:
Inv1
:
a0
u3:
Low1
:
a0
u6:
AndInv
:
a0
u7:
Adr_Latch
:
a0
u3:
AM_Decode
:
a0
u19:
DecodeDelay
:
a0
u0:
Inv1
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u6:
Inv1
:
a0
u7:
Inv1
:
a0
u8:
OrG2
:
a0
u9:
Reg1
:
a0
u10:
Reg1
:
a0
u11:
Reg1
:
a0
u12:
Reg1
:
a0
u14:
AndG2
:
a0
u15:
AndInv
:
a0
u21:
AndG2
:
a0
u17:
AndG2
:
a0
u4:
AndG3
:
a0
u5:
AndInv
:
a0
u29:
Reg1
:
a0
u33:
SR_FF
:
a0
u19:
AndInv
:
a0
u3:
OrG2
:
a0
u16:
AndG4
:
a0
u13:
Reg1
:
a0
u18:
Reg1
:
a0
u32:
Inv1
:
a0
u20:
DTACK_BERR_Generator
:
a0
u0:
Sel_DTACK_BERR
:
a0
u1:
DTACK_BERR_Statem
:
a0
u22:
AD_Phase_Generator
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
SR_FF
:
a0
u3:
AndG2
:
a0
u23:
Reg1
:
a0
u24:
Reg1
:
a0
u20:
Dec_Sharc
:
a0
u0:
SharcAdr_Dec
:
a0
u1:
Sharc_Sel
:
a0
u2:
Latch1
:
a0
u3:
AndInv
:
a0
u4:
Reg1
:
a0
u21:
Dec_CR_CSR
:
a0
u5:
Recinder
:
a0
u0:
Reg1Pst
:
a0
u2:
AndG2
:
a0
u12:
BE_Decode
:
a0
u22:
Dec_Interrupter
:
a0
u0:
Reg1
:
a0
u2:
IACK_Cycle_Detect
:
a0
u4:
Reg1
:
a0
u5:
AndInv
:
a0
u9:
SelHold_IRQ
:
a0
u3:
LevelMatch
:
a0
u1:
AndG2
:
a0
u6:
Reg1Pst
:
a0
u7:
Reg1Pst
:
a0
u8:
FPGA_InternalDataMux
:
a0
u13:
DataBufferControl
:
a0
u6:
OrG2
:
a0
u9:
Hold_WRITE
:
a0
u26:
Combine
:
a0
u0:
InternalReadyDecoder
:
a0
u2:
HitDecoder
:
a0
u3:
AndInv
:
a0
u4:
OrG2
:
a0
u5:
Reg1
:
a0
u6:
Reg1
:
a0
u1:
AndInv
:
a0
u7:
OrG2
:
a0
u8:
Reg1
:
a0
u15:
BusRequester
:
a0
u7:
AD_BRCST_Dec
:
a0
u0:
OrG3
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndG2
:
a0
u1:
Inv1
:
a0
u10:
Reg1Mux
:
a0
u4:
Dec_USER_AM10
:
a0
u2:
AndG2
:
a0
u6:
InterfaceToSharc
:
a0
u0:
VME_Sharc_Statem
:
a0
u1:
Reg1
:
a0
u3:
Tri_Sharc
:
a0
u2:
Reg1
:
a0
u4:
SHARC_Selector
:
a0
u2:
Reg1Pst
:
a0
u4:
OutpDataMux
:
a0
u10:
Tri
:
a0
u12:
Tri
:
a0
u14:
SharcInterrupter
:
a0
u0:
RegEn
:
a0
u3:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u2:
AndG2
:
a0
u4:
Inv1
:
a0
u5:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u6:
Inv1
:
a0
u15:
SLINK_Out
:
a0
u3:
LinkReset
:
a0
u0:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u4:
AndInv
:
a0
u5:
HoldFF
:
a0
u6:
Inv1
:
a0
u7:
Reg1
:
a0
u8:
Reg1
:
a0
u9:
Reg1
:
a0
u10:
Reg1
:
a0
u6:
Reg
:
a0
u7:
Reg
:
a0
u8:
Reg
:
a0
u10:
Unequal
:
a0
u14:
Cntrl_Status_Reg
:
a0
u10:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u0:
AndG2
:
a0
u1:
HoldFF
:
a0
u2:
AndG2
:
a0
u3:
RegEn1
:
a0
u7:
Inv1
:
a0
u8:
Inv1
:
a0
u6:
RegEn1
:
a0
u11:
Inv1
:
a0
u12:
HoldFF
:
a0
u14:
AndG2
:
a0
u4:
RegEn1
:
a0
u5:
Inv1
:
a0
u9:
HoldFF
:
a0
u17:
AndG2
:
a0
u16:
AndG2
:
a0
u15:
OrG3
:
a0
u19:
Inv1
:
a0
u18:
RegEn1
:
a0
u20:
Inv1
:
a0
u21:
CombReg2d
:
a0
u22:
HoldFF
:
a0
u23:
AndG2
:
a0
u24:
Inv1
:
a0
u25:
Inv1
:
a0
u26:
Inv1
:
a0
u27:
RegEn1
:
a0
u13:
AndG2
:
a0
u28:
Reg1
:
a0
u29:
AndInv
:
a0
u30:
Reg1
:
a0
u31:
AndInv
:
a0
u15:
SLink_FIFO
:
a0
u9:
UWEN_Logic
:
a0
u2:
Reg1Pst
:
a0
u12:
Reg1
:
a0
u5:
RegEn
:
a0
u17:
OrG2
:
a0
u1:
AckGen
:
a0
u13:
Tri1
:
a0
u16:
DataMux
:
a0
u0:
AndG2
:
a0
u4:
FlushMode
:
a0
u11:
Reg1
:
a0
u18:
Reg1
:
a0
u16:
TTC_Interface
:
a0
u1:
Reg1
:
a0
u2:
Ser_To_Par
:
a0
u0:
BitCount
:
a0
u2:
AndInv
:
a0
u4:
AndInv
:
a0
u6:
Reg1
:
a0
u1:
Reg1Pst
:
a0
u3:
Shift_In
:
a0
u5:
Inv1
:
a0
u7:
Reg1
:
a0
u8:
RegEn
:
a0
u8:
Reg1
:
a0
u9:
Ser_To_Par
:
a0
u0:
BitCount
:
a0
u2:
AndInv
:
a0
u4:
AndInv
:
a0
u6:
Reg1
:
a0
u1:
Reg1Pst
:
a0
u3:
Shift_In
:
a0
u5:
Inv1
:
a0
u7:
Reg1
:
a0
u8:
RegEn
:
a0
u3:
TTC_Interrupt
:
a0
u0:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u1:
HoldFF
:
a0
u2:
AndG2
:
a0
u3:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u4:
RegEn1
:
a0
u5:
Inv1
:
a0
u6:
HoldFF
:
a0
u7:
AndG2
:
a0
u8:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u9:
RegEn1
:
a0
u10:
Inv1
:
a0
u14:
RegEn1
:
a0
u15:
Inv1
:
a0
u16:
AndG2
:
a0
u19:
Low1
:
a0
u11:
HoldFF
:
a0
u18:
AndG2
:
a0
u20:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u21:
RegEn1
:
a0
u22:
Inv1
:
a0
u23:
HoldFF
:
a0
u24:
AndG2
:
a0
u25:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u26:
RegEn1
:
a0
u27:
Inv1
:
a0
u12:
Gen_IRQ2
:
rtl
u28:
HoldFF
:
a0
u29:
AndG2
:
a0
u30:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u31:
RegEn1
:
a0
u32:
Inv1
:
a0
u33:
Inv1
:
a0
u13:
Low
:
a0
u34:
Low1
:
a0
u17:
Low
:
a0
u35:
Low
:
a0
u36:
Reg1
:
a0
u37:
Reg1
:
a0
u38:
Reg1
:
a0
u39:
Reg1
:
a0
u40:
Reg1
:
a0
u41:
Reg1
:
a0
u42:
Reg1
:
a0
u43:
Reg1
:
a0
u17:
Mux2_1
:
a0
u13:
EV_BC_ID_Fifo
:
a0
u1:
Fifo511w44
:
a0
u2:
RegNoRst
:
a0
u3:
RegNoRst
:
a0
u4:
RegNoRst
:
a0
u5:
Inv1
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u0:
OrG6
:
a0
u8:
RegNoRst
:
a0
u9:
RegNoRst
:
a0
u14:
NOrG2
:
a0
u15:
Low
:
a0
u18:
ShuffleEV_BC_ID_Bits
:
a0
u19:
OrG2
:
a0
u21:
Extended_EV_ID_Cnt
:
a0
u22:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u16:
EV_BC_ID_Fifo
:
a0
u1:
Fifo511w44
:
a0
u2:
RegNoRst
:
a0
u3:
RegNoRst
:
a0
u4:
RegNoRst
:
a0
u5:
Inv1
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u0:
OrG6
:
a0
u8:
RegNoRst
:
a0
u9:
RegNoRst
:
a0
u10:
DMA2Sharc
:
a0
u0:
RdPulseGen
:
a0
u1:
DMA_Statem
:
a0
u2:
OrG2
:
a0
u3:
D_TTC_Mux
:
a0
u4:
Reg1
:
a0
u5:
Reg1
:
a0
u7:
NOrG2
:
a0
u11:
InvMultiple
:
a0
u12:
Reg
:
a0
u0:
AndInv
:
a0
u6:
Sync_TTC_Bit
:
a0
u0:
TTC_Bus_Bit_Fifo
:
a0
u1:
Inv1
:
a0
u4:
TT_Fifo
:
a0
u2:
RegNoRst
:
a0
u3:
RegNoRst
:
a0
u4:
RegNoRst
:
a0
u5:
Inv1
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u1:
Fifo511w8
:
a0
u8:
RegNoRst
:
a0
u9:
RegNoRst
:
a0
u0:
OrG6
:
a0
u5:
TT_Fifo
:
a0
u2:
RegNoRst
:
a0
u3:
RegNoRst
:
a0
u4:
RegNoRst
:
a0
u5:
Inv1
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u1:
Fifo511w8
:
a0
u8:
RegNoRst
:
a0
u9:
RegNoRst
:
a0
u0:
OrG6
:
a0
u7:
ResetReg
:
a0
u0:
Reg1PstEn
:
a0
u1:
Reg1PstEn
:
a0
u2:
Reg1PstEn
:
a0
u4:
RegEn
:
a0
u6:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u7:
Inv1
:
a0
u5:
RegEn1
:
a0
u3:
Reg1PstEn
:
a0
u8:
RegEn
:
a0
u9:
Low
:
a0
u19:
OutpDataMuxOE
:
a0
u24:
RstGen
:
a0
u0:
AndInv
:
a0
u1:
Reg1
:
a0
u2:
PulsGen
:
a0
u3:
Inv1
:
a0
u4:
Reg1
:
a0
u5:
PulsGen
:
a0
u6:
Inv1
:
a0
u7:
AndInv
:
a0
u8:
Reg1
:
a0
u9:
Reg1
:
a0
u10:
PulsGen
:
a0
u11:
AndInv
:
a0
u12:
Reg1
:
a0
u1:
Date_Revision_ID_Reg
:
a0
u8:
DS2401_Reader
:
a0
u0:
Gen1us
:
a0
u1:
DS2401_Statem
:
a0
u2:
Tri1
:
a0
u3:
DS2401_Shifter
:
a0
u4:
AfterReset
:
a0
u0:
RegNoRst
:
a0
u1:
RegNoRst
:
a0
u2:
RegNoRst
:
a0
u3:
AndInv
:
a0
u9:
Unused
:
a0
u13:
FPGA_Temp_Reg
:
a0
u0:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u1:
Inv1
:
a0
u2:
RegEn1
:
a0
u3:
RegEn1
:
a0
u4:
RegEn1
:
a0
u5:
Tri1
:
a0
u6:
Buf1
:
a0
u7:
Buf1
:
a0
u17:
ChanEn_Logic
:
a0
u0:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u1:
Inv1
:
a0
u2:
RegEn_Impl
:
a0
u3:
Busy_mask
:
a0
u5:
Low
:
a0
u4:
Low1
:
a0
u5:
DecSlowMux
:
a0
u3:
EvtBuffer
:
a0
u1:
DMACtrl
:
a0
u0:
RdPulseGen
:
a0
u1:
Statem
:
a0
u2:
OrG2
:
a0
u4:
Fifo512w32
:
a0
u0:
AlmostFullGen
:
a0
u2:
ReadPulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u3:
Fifo16384w32
:
a0
u5:
AlmostFullGen
:
a0
u18:
IRQ1_Gen
:
a0
u0:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u1:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u2:
RegEn1
:
a0
u3:
Inv1
:
a0
u5:
HoldFF
:
a0
u6:
AndG2
:
a0
u7:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u8:
RegEn1
:
a0
u9:
Inv1
:
a0
u10:
HoldFF
:
a0
u11:
AndG2
:
a0
u12:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u13:
RegEn1
:
a0
u14:
Inv1
:
a0
u15:
HoldFF
:
a0
u16:
AndG2
:
a0
u17:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u18:
RegEn1
:
a0
u19:
Inv1
:
a0
u20:
HoldFF
:
a0
u21:
AndG2
:
a0
u22:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u23:
RegEn1
:
a0
u24:
Inv1
:
a0
u25:
HoldFF
:
a0
u26:
AndG2
:
a0
u27:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u28:
RegEn1
:
a0
u29:
Inv1
:
a0
u30:
HoldFF
:
a0
u31:
AndG2
:
a0
u32:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u33:
RegEn1
:
a0
u34:
Inv1
:
a0
u35:
HoldFF
:
a0
u36:
AndG2
:
a0
u37:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u38:
RegEn1
:
a0
u39:
Inv1
:
a0
u40:
HoldFF
:
a0
u41:
AndG2
:
a0
u43:
Low
:
a0
u42:
IRQ1
:
a0
u4:
InvMultiple
:
a0
u44:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u45:
RegEn1
:
a0
u46:
Inv1
:
a0
u47:
HoldFF
:
a0
u48:
AndG2
:
a0
u49:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndInv
:
a0
u2:
AndG2
:
a0
u50:
RegEn1
:
a0
u51:
Inv1
:
a0
u52:
HoldFF
:
a0
u53:
AndG2
:
a0
u11:
MGT_EvtBld
:
a0
u3:
MakeEvents
:
a0
u1:
MakeHeader
:
a0
u2:
MuxData
:
a0
u10:
RegEvBuild
:
a0
u1:
RegSharcCmp
:
a0
u2:
RegSharcCmp
:
a0
u3:
RegSharcCmp
:
a0
u11:
RegEvTDC
:
a0
u1:
RegSharcCmp
:
a0
u2:
RegSharcCmp
:
a0
u3:
RegSharcImp
:
a0
u4:
MakeMSE
:
a0
u12:
SLinkPipe
:
a0
u3:
MuxControl
:
a0
u13:
DataSpy
:
a0
u1:
RegSharc
:
a0
u2:
ScaleSpy
:
a0
u3:
EventLen
:
a0
u2:
RegHeader
:
a0
u1:
RegSharc
:
a0
u2:
RegSharc
:
a0
u5:
RegSharc
:
a0
u4:
RegCntSharc
:
a0
u3:
RegSharcN
:
a0
u6:
Merge4
:
a0
u4:
MGTxRst
:
a0
u1:
MGTDest
:
a0
u9:
MergeDST
:
a0
u1:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u2:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u3:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u5:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u6:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u7:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u8:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u15:
PullDown
:
a0
u11:
DataSink
:
a0
u14:
Pullup1
:
a0
u16:
Pullup1
:
a0
u18:
Pullup1
:
a0
u19:
Pullup1
:
a0
u20:
Pullup1
:
a0
u21:
Pullup1
:
a0
u17:
Pullup
:
a0
u22:
Pullup1
:
a0
u23:
Pullup1
:
a0
u24:
DS2401
:
a0
u0:
DS2401_Functionality
:
a0
u1:
OpenDrain
:
a0
u25:
Pullup1
:
a0
u30:
MRODIN
:
a0
u1:
MGTSource
:
a0
u1:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u2:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u3:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u4:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u5:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u6:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u7:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u8:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u7:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u9:
MergeSRC
:
a0
u11:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u12:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u13:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u14:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u15:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u16:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u17:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u18:
GenData
:
a0
u3:
BufCSM
:
a0
u5:
EventHdr
:
a0
u1:
RegD
:
a0
u4:
RegEV
:
a0
u2:
AdrRom
:
a0
u2:
MGTxRst
:
a0
u8:
SLinkSink
:
a0
u4:
TIM
:
a0
u0:
Par_To_Ser
:
a0
u0:
BitCount
:
a0
u1:
Shift_Out
:
a0
u2:
AndInv
:
a0
u3:
Reg1
:
a0
u4:
AndInv
:
a0
u5:
Inv1
:
a0
u1:
Inv1
:
a0
u2:
Par_To_Ser
:
a0
u0:
BitCount
:
a0
u1:
Shift_Out
:
a0
u2:
AndInv
:
a0
u3:
Reg1
:
a0
u4:
AndInv
:
a0
u5:
Inv1
:
a0
u3:
Inv1
:
a0
u4:
High
:
a0
u5:
High
:
a0
u6:
Delay
:
a0
u7:
Delay
:
a0
Back
Index
MROD_X_Out
System
a0BackIndexMROD_X_OutSystema0