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EASE/HDL
for
peterj
on Mon Jul 02 11:00:56 2007
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Index
MROD_X_In
System
a0
Documentation for configuration System_Func of entity System for architecture a0
Contents
Side Data
Generated HDL
Configuration: System_Func
u0:
FPGA
:
a0
u0:
Outp_Fifo
:
a0
u2:
DMACtrl
:
a0
u1:
Statem
:
a0
u4:
RdPulseGen
:
a0
u0:
OrG2
:
a0
u0:
OutpFifo
:
a0
u7:
AllmostFullGen
:
a0
u4:
BufferInterface
:
a0
u1:
Mux
:
a0
u2:
Phase
:
a0
u0:
High
:
a0
u1:
Reg1
:
a0
u2:
AndG2
:
a0
u3:
Inv1
:
a0
u4:
AndG2
:
a0
u5:
Reg1
:
a0
u6:
Reg1
:
a0
u3:
Reg1
:
a0
u5:
Reg1
:
a0
u6:
Buffer_Cntrl
:
a0
u7:
Reg1Pst
:
a0
u8:
Reg1Pst
:
a0
u9:
Reg1
:
a0
u10:
Reg
:
a0
u11:
Reg
:
a0
u12:
Reg
:
a0
u13:
Reg1
:
a0
u14:
Reg1
:
a0
u16:
RegEn
:
a0
u17:
Inv1
:
a0
u20:
Reg
:
a0
u22:
Reg
:
a0
u23:
Tri_SepOe
:
a0
u26:
Reg1
:
a0
u27:
Sharc_Fpga_Mux
:
a0
u25:
AllowOther
:
a0
u0:
PhaseMuxReg
:
a0
u4:
PhaseMuxReg_nWidth
:
a0
u0:
Reg1
:
a0
u1:
AllowOther
:
a0
u2:
Mux
:
a0
u12:
Reg
:
a0
u0:
PhaseMuxReg_nWidth
:
a0
u0:
Reg1
:
a0
u1:
AllowOther
:
a0
u2:
Mux
:
a0
u12:
Reg
:
a0
u1:
PhaseMuxReg_nWidth
:
a0
u0:
Reg1
:
a0
u1:
AllowOther
:
a0
u2:
Mux
:
a0
u12:
Reg
:
a0
u2:
PhaseMuxReg_nWidth
:
a0
u0:
Reg1
:
a0
u1:
AllowOther
:
a0
u2:
Mux
:
a0
u12:
Reg
:
a0
u3:
PhaseMuxReg_nWidth
:
a0
u0:
Reg1
:
a0
u1:
AllowOther
:
a0
u2:
Mux
:
a0
u12:
Reg
:
a0
u15:
Reg1Pst
:
a0
u18:
Reg1Pst
:
a0
u4:
Reg1Pst
:
a0
u19:
RegPst
:
a0
u21:
OneToN
:
a0
u24:
Low
:
a0
u28:
Low
:
a0
u7:
DecSlowMux
:
a0
u13:
LinkInput
:
a0
u9:
Reg1
:
a0
u11:
Mux
:
a0
u12:
Mux1
:
a0
u13:
Mux1
:
a0
u14:
Mux1
:
a0
u15:
Reg1PstEn
:
a0
u16:
Reg1PstEn
:
a0
u17:
Reg1PstEn
:
a0
u18:
RegEn
:
a0
u10:
NAndInv
:
a0
u6:
RegEn
:
a0
u7:
RegEn
:
a0
u20:
Reg1En
:
a0
u21:
Reg1En
:
a0
u19:
Reg1En
:
a0
u8:
RegEn
:
a0
u23:
Reg1En
:
a0
u24:
Reg1En
:
a0
u22:
Reg1En
:
a0
u26:
Reg1En
:
a0
u25:
Reg1En
:
a0
u27:
Reg1En
:
a0
u28:
RegEn
:
a0
u29:
Reg1En
:
a0
u30:
Reg1En
:
a0
u32:
Reg1En
:
a0
u33:
RegEn
:
a0
u34:
Reg1En
:
a0
u28:
OutpDataMux
:
a0
u1:
InputPiece
:
a0
u0:
Reg
:
a0
u1:
Reg
:
a0
u2:
EV_ID_Comparator
:
a0
u3:
Expected_EVID_Cnt
:
a0
u4:
TetrisReg
:
a0
u0:
RegisterArray
:
a0
u1:
RowOutGenerator
:
a0
u2:
One_OutOf_3
:
a0
u0:
AndInv2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
AndInv
:
a0
u3:
AndG2
:
a0
u6:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u8:
Low
:
a0
u9:
Reg
:
a0
u10:
Reg1
:
a0
u7:
RegEn
:
a0
u11:
Reg1
:
a0
u5:
DataComparator
:
a0
u0:
Comparator
:
a0
u0:
AndGMultiple
:
a0
u1:
LinkLogic
:
a0
u2:
NorGMultiple
:
a0
u3:
XorGMultiple
:
a0
u4:
Reg1En
:
a0
u5:
RegEn_Impl
:
a0
u6:
Reg1En
:
a0
u8:
Reg1En
:
a0
u7:
RegEn_Impl
:
a0
u3:
Comparator
:
a0
u0:
AndGMultiple
:
a0
u1:
LinkLogic
:
a0
u2:
NorGMultiple
:
a0
u3:
XorGMultiple
:
a0
u4:
Reg1En
:
a0
u5:
RegEn_Impl
:
a0
u6:
Reg1En
:
a0
u8:
Reg1En
:
a0
u7:
RegEn_Impl
:
a0
u1:
Comparator
:
a0
u0:
AndGMultiple
:
a0
u1:
LinkLogic
:
a0
u2:
NorGMultiple
:
a0
u3:
XorGMultiple
:
a0
u4:
Reg1En
:
a0
u5:
RegEn_Impl
:
a0
u6:
Reg1En
:
a0
u8:
Reg1En
:
a0
u7:
RegEn_Impl
:
a0
u4:
Comparator
:
a0
u0:
AndGMultiple
:
a0
u1:
LinkLogic
:
a0
u2:
NorGMultiple
:
a0
u3:
XorGMultiple
:
a0
u4:
Reg1En
:
a0
u5:
RegEn_Impl
:
a0
u6:
Reg1En
:
a0
u8:
Reg1En
:
a0
u7:
RegEn_Impl
:
a0
u17:
PipeLine
:
a0
u1:
RegEn
:
a0
u2:
RegPstEn
:
a0
u29:
DataExtractor
:
a0
u0:
TDC_Counter
:
a0
u1:
OrG2
:
a0
u2:
AndG2
:
a0
u3:
AndInv
:
a0
u4:
OrG2
:
a0
u5:
AndInv
:
a0
u15:
I2O_Fifo
:
a0
u30:
InputAdrGen
:
a0
u1:
AdrGen6
:
a0
u0:
AdrCnt6
:
a0
u1:
Adr6Mux
:
a0
u2:
NAndInv
:
a0
u3:
NAndInv
:
a0
u4:
NAndInv
:
a0
u5:
NAndInv
:
a0
u6:
NAndInv
:
a0
u7:
NAndInv
:
a0
u2:
AdrGen6
:
a0
u0:
AdrCnt6
:
a0
u1:
Adr6Mux
:
a0
u2:
NAndInv
:
a0
u3:
NAndInv
:
a0
u4:
NAndInv
:
a0
u5:
NAndInv
:
a0
u6:
NAndInv
:
a0
u7:
NAndInv
:
a0
u3:
AdrGen6
:
a0
u0:
AdrCnt6
:
a0
u1:
Adr6Mux
:
a0
u2:
NAndInv
:
a0
u3:
NAndInv
:
a0
u4:
NAndInv
:
a0
u5:
NAndInv
:
a0
u6:
NAndInv
:
a0
u7:
NAndInv
:
a0
u4:
AdrGenMux
:
a0
u5:
OrG2
:
a0
u6:
Reg1Pst
:
a0
u12:
AcceptGen
:
a0
u0:
IndexGen
:
a0
u7:
TDC_ParErrWord18
:
a0
u20:
InterruptLogic
:
a0
u37:
IRQ0_Gen
:
a0
u12:
HoldFF
:
a0
u14:
Inv1
:
a0
u1:
Reg1En
:
a0
u15:
AndG2
:
a0
u16:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u8:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u13:
HoldFF
:
a0
u26:
Reg1En
:
a0
u27:
AndG2
:
a0
u29:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u30:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u31:
HoldFF
:
a0
u32:
Reg1En
:
a0
u33:
AndG2
:
a0
u34:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u35:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u2:
HoldFF
:
a0
u3:
Reg1En
:
a0
u4:
AndG2
:
a0
u5:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u6:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u9:
RegEnReset
:
a0
u10:
HoldFF
:
a0
u11:
AndG2
:
a0
u17:
NAndInv
:
a0
u18:
HoldFF
:
a0
u28:
Reg1En
:
a0
u36:
AndG2
:
a0
u37:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u38:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u19:
HoldFF
:
a0
u39:
Reg1En
:
a0
u40:
AndG2
:
a0
u41:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u42:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u0:
Low1
:
a0
u20:
OrG6
:
a0
u38:
IRQ1_Gen
:
a0
u4:
AndG2
:
a0
u5:
HoldFF
:
a0
u24:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u0:
HoldFF
:
a0
u10:
MaskLogic_n
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u2:
Inv1
:
a0
u4:
Inv1
:
a0
u12:
Reg1En
:
a0
u13:
Reg1En
:
a0
u14:
AndG2
:
a0
u20:
NorG2
:
a0
u2:
Inv1
:
a0
u3:
Low1
:
a0
u7:
HoldFF
:
a0
u11:
MaskLogic_n
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u2:
Inv1
:
a0
u4:
Inv1
:
a0
u8:
Inv1
:
a0
u15:
AndG2
:
a0
u6:
Reg1
:
a0
u9:
NAndInv
:
a0
u39:
IRQ2_Gen
:
a0
u10:
RegEnReset
:
a0
u20:
AndG2
:
a0
u22:
HoldFF
:
a0
u23:
Inv1
:
a0
u28:
OrG2
:
a0
u0:
NorG2
:
a0
u21:
HoldFF
:
a0
u11:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u1:
Reg1En
:
a0
u2:
MaskLogic
:
a0
u0:
Reg1
:
a0
u1:
AndG2
:
a0
u3:
AndInv
:
a0
u3:
OrG3
:
a0
u24:
HoldFF
:
a0
u0:
Tri1
:
a0
u1:
Tri1
:
a0
u2:
Tri1
:
a0
u3:
Inv1
:
a0
u12:
OutputPiece
:
a0
u1:
OutpStatem
:
a0
u2:
TrailerComparator
:
a0
u1:
AndGMultiple
:
a0
u2:
NorGMultiple
:
a0
u4:
XorGMultiple
:
a0
u6:
NorGMultiple
:
a0
u7:
XorGMultiple
:
a0
u0:
StripEVID_Bits
:
a0
u8:
StripEVID_Bits
:
a0
u9:
Reg1
:
a0
u3:
Reg1
:
a0
u5:
AndG2
:
a0
u10:
AndG2
:
a0
u12:
AndGMultiple
:
a0
u13:
NorGMultiple
:
a0
u14:
XorGMultiple
:
a0
u15:
StripEVID_Bits
:
a0
u16:
StripEVID_Bits
:
a0
u17:
StripEVID_Bits
:
a0
u18:
Reg1
:
a0
u19:
AndG2
:
a0
u11:
CompAB
:
a0
u7:
OutpFifoCruncher
:
a0
u0:
Inv1
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u3:
Reg1
:
a0
u4:
AndInv
:
a0
u5:
AndInv
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u8:
AndInv
:
a0
u9:
Reg1
:
a0
u10:
AndG2
:
a0
u11:
OrG4
:
a0
u12:
Reg1
:
a0
u13:
OutpFifoDataMux
:
a0
u15:
RegEn
:
a0
u17:
RegEn
:
a0
u14:
AndG2
:
a0
u18:
RegEn
:
a0
u19:
RegEn
:
a0
u20:
OrG6
:
a0
u16:
RegEn
:
a0
u21:
Inv1
:
a0
u8:
Reg1Pst
:
a0
u13:
WritePulse
:
a0
u0:
OrG2
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u14:
RdoutEnReg
:
a0
u9:
MaxReadOut
:
a0
u0:
MaxCounter
:
a0
u7:
AndInv
:
a0
u3:
XorGMultiple
:
a0
u4:
NorGMultiple
:
a0
u8:
Reg
:
a0
u5:
Reg1
:
a0
u6:
Reg1
:
a0
u1:
RegEn
:
a0
u5:
FpgaRdPipe
:
a0
u0:
Inv1
:
a0
u1:
Reg1
:
a0
u3:
Reg1
:
a0
u4:
AndInv
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u8:
AndInv
:
a0
u9:
Reg1
:
a0
u2:
OrG2
:
a0
u5:
Reg1
:
a0
u10:
AndInv
:
a0
u15:
AdrGen18Min5
:
a0
u10:
AdrGenMux
:
a0
u12:
AdrGen6Min5
:
a0
u0:
AdrCnt6Min5
:
a0
u1:
Adr6Mux
:
a0
u3:
NAndInv
:
a0
u2:
NAndInv
:
a0
u4:
NAndInv
:
a0
u5:
NAndInv
:
a0
u6:
NAndInv
:
a0
u7:
NAndInv
:
a0
u0:
AdrGen6Min5
:
a0
u0:
AdrCnt6Min5
:
a0
u1:
Adr6Mux
:
a0
u3:
NAndInv
:
a0
u2:
NAndInv
:
a0
u4:
NAndInv
:
a0
u5:
NAndInv
:
a0
u6:
NAndInv
:
a0
u7:
NAndInv
:
a0
u3:
AdrGen6Min5
:
a0
u0:
AdrCnt6Min5
:
a0
u1:
Adr6Mux
:
a0
u3:
NAndInv
:
a0
u2:
NAndInv
:
a0
u4:
NAndInv
:
a0
u5:
NAndInv
:
a0
u6:
NAndInv
:
a0
u7:
NAndInv
:
a0
u3:
ZeroSuppressPipe
:
a0
u3:
AndG2
:
a0
u5:
AndG2
:
a0
u12:
OrG2
:
a0
u14:
AndG2
:
a0
u11:
AndInv
:
a0
u13:
WordCounter
:
a0
u19:
MTrailer_Mux
:
a0
u20:
Reg1
:
a0
u1:
Reg1
:
a0
u8:
Reg1
:
a0
u15:
Reg1
:
a0
u16:
Reg1
:
a0
u17:
Reg1
:
a0
u0:
Reg
:
a0
u2:
Reg
:
a0
u18:
Reg
:
a0
u21:
Reg
:
a0
u6:
Reg1
:
a0
u4:
Reg1
:
a0
u10:
Reg1
:
a0
u9:
Reg
:
a0
u22:
AndG2
:
a0
u23:
SpyCnt
:
a0
u0:
PrlCnt
:
a0
u1:
RegEn
:
a0
u24:
TDC_Limit_Cnt
:
a0
u1:
RegEn
:
a0
u0:
LimitPrlCnt
:
a0
u2:
AndInv
:
a0
u4:
OrG3
:
a0
u26:
Reg1
:
a0
u27:
Reg1
:
a0
u28:
Low
:
a0
u29:
OrG5
:
a0
u30:
SpyCnt
:
a0
u0:
PrlCnt
:
a0
u1:
RegEn
:
a0
u31:
Reg1
:
a0
u32:
AndInv
:
a0
u34:
Reg1
:
a0
u35:
AndInv
:
a0
u33:
Reg
:
a0
u36:
Reg1
:
a0
u37:
Reg1
:
a0
u38:
AddValue
:
a0
u39:
Reg1En
:
a0
u40:
Inv1
:
a0
u41:
OrG2
:
a0
u42:
FullFlagMux
:
a0
u44:
AndG2
:
a0
u43:
AndInv
:
a0
u45:
WcntCheck
:
a0
u47:
Reg1
:
a0
u46:
AndG3
:
a0
u25:
OrG3
:
a0
u7:
AndG3
:
a0
u6:
FullDetect
:
a0
u11:
Length_Fifo
:
a0
u4:
ReadPulse
:
a0
u1:
Reg1
:
a0
u2:
Reg1
:
a0
u4:
AndInv
:
a0
u0:
RdPulseA20Dec
:
a0
u0:
LengthFifo
:
a0
u1:
LengthFullGen
:
a0
u18:
Tri
:
a0
u14:
Sep_Serial
:
a0
u21:
OutpDataMuxOE
:
a0
u24:
Reg1En
:
a0
u25:
CheckErrWords
:
a0
u0:
RegEn
:
a0
u2:
ErrWordReg
:
a0
u10:
ID_Error_Replace
:
a0
u0:
ID_Replace
:
a0
u1:
RegEn_Impl
:
a0
u3:
RegEn_Impl
:
a0
u2:
PipeLine
:
a0
u1:
RegEn
:
a0
u2:
RegPstEn
:
a0
u23:
CSM_GOLParityCheck
:
a0
u27:
AndInv
:
a0
u8:
WrSelect
:
a0
u16:
Date_Revision_ID_Reg
:
a0
u22:
Unused
:
a0
u31:
Rocket_IO_Src
:
a0
u1:
OrG2
:
a0
u0:
AvSrc
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
STBuffer
:
a0
u5:
And1Inv
:
a0
u6:
And1Inv
:
a0
u8:
RegEV
:
a0
u9:
RegD
:
a0
u2:
And1Inv
:
a0
u3:
RegD
:
a0
u10:
RegDV
:
a0
u11:
RegD
:
a0
u12:
RegDV
:
a0
u13:
RegD
:
a0
u4:
FIFO511wn
:
a0
u7:
FIFO8191wn
:
a0
u1:
FIFO511wn
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u7:
RegD
:
a0
u6:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u4:
STFlags
:
a0
u3:
RstGen
:
a0
u33:
FPGA_Temp_Reg
:
a0
u1:
Reg1En
:
a0
u0:
Reg1En
:
a0
u2:
Reg1En
:
a0
u3:
Tri1
:
a0
u4:
Buf1
:
a0
u5:
Buf1
:
a0
u34:
ChaBusyGen
:
a0
u0:
RegEn
:
a0
u1:
AndGMultiple
:
a0
u2:
NorGMultiple
:
a0
u3:
Inv1
:
a0
u19:
ClockGen
:
a0
u32:
TTC_BusRcv
:
a0
u0:
Sync_TTC_Bit
:
a0
u0:
TTC_Bus_Bit_Fifo
:
a0
u1:
Inv1
:
a0
u1:
Reg
:
a0
u2:
Sync_TTC_Bit
:
a0
u0:
TTC_Bus_Bit_Fifo
:
a0
u1:
Inv1
:
a0
u3:
InvMultiple
:
a0
u26:
GOLDst
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u7:
RegD
:
a0
u6:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u1:
GOLTLK16
:
a0
u1:
MGTR
:
a0
u3:
RxSync
:
a0
u5:
GOLSndWords
:
a0
u2:
RxDecode
:
a0
u4:
RecWord
:
a1
u6:
TxEncode
:
a0
u2:
GOLRTBuffer
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
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NORg
:
a0
u3:
RegF
:
a0
u4:
RegF
:
a0
u5:
Inv
:
a0
u6:
RegFV
:
a0
u10:
RegSharc
:
a0
u13:
FIFO4095wn
:
a0
u11:
FSMux
:
a0
u12:
TrigCnt
:
a0
u14:
EvtMux
:
a0
u7:
FIFO511w
:
a0
u4:
MGTxRst
:
a0
u3:
ZBT_Pipeline
:
a0
u0:
Reg
:
a0
u1:
Reg
:
a0
u2:
Reset
:
a0
u3:
Reg1
:
a0
u4:
Reg1
:
a0
u5:
Reg1
:
a0
u6:
Reg1
:
a0
u7:
Inv1
:
a0
u8:
AndG2
:
a0
u9:
Tri33Time
:
a0
u10:
Mem
:
a0
u11:
Pullup
:
a0
u12:
Pullup
:
a0
u13:
Pullup1
:
a0
u14:
Pullup1
:
a0
u15:
Pullup1
:
a0
u16:
Pullup1
:
a0
u17:
Pullup1
:
a0
u19:
Delay
:
a0
u1:
DataSink
:
a0
u4:
Sharc
:
a0
u2:
Pullup1
:
a0
u5:
Pullup1
:
a0
u6:
Pullup1
:
a0
u8:
Fiber
:
a0
u9:
CSM_Emulator
:
a0
u0:
CSM_Emulate
:
a0
u1:
GOL
:
a0
u0:
ClockDoubler
:
a0
u1:
ReadyGen
:
a0
u2:
GOL_Encode
:
a0
u4:
MGT_GOL_Container
:
a0
u7:
Rocket_IO_Dst
:
a0
u1:
Inv1
:
a0
u4:
RocketSink
:
a0
u5:
RocketSink
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u0:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u7:
RegD
:
a0
u6:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u2:
RstGen
:
a0
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