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EASE/HDL
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peterj
on Mon Jul 02 11:00:56 2007
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MROD_X_In
System
a0
Documentation for configuration Backannotated of entity System for architecture a0
Contents
Side Data
Generated HDL
Configuration: Backannotated
u0:
FPGA
:
Structure
u3:
ZBT_Pipeline
:
a0
u0:
Reg
:
a0
u1:
Reg
:
a0
u2:
Reset
:
a0
u3:
Reg1
:
a0
u4:
Reg1
:
a0
u5:
Reg1
:
a0
u6:
Reg1
:
a0
u7:
Inv1
:
a0
u8:
AndG2
:
a0
u9:
Tri33Time
:
a0
u10:
Mem
:
a0
u11:
Pullup
:
a0
u12:
Pullup
:
a0
u13:
Pullup1
:
a0
u14:
Pullup1
:
a0
u15:
Pullup1
:
a0
u16:
Pullup1
:
a0
u17:
Pullup1
:
a0
u19:
Delay
:
a0
u1:
DataSink
:
a0
u4:
Sharc
:
a0
u2:
Pullup1
:
a0
u5:
Pullup1
:
a0
u6:
Pullup1
:
a0
u8:
Fiber
:
a0
u9:
CSM_Emulator
:
a0
u0:
CSM_Emulate
:
a0
u1:
GOL
:
a0
u0:
ClockDoubler
:
a0
u1:
ReadyGen
:
a0
u2:
GOL_Encode
:
a0
u4:
MGT_GOL_Container
:
a0
u7:
Rocket_IO_Dst
:
a0
u1:
Inv1
:
a0
u4:
RocketSink
:
a0
u5:
RocketSink
:
a0
u6:
AndInv
:
a0
u7:
AndInv
:
a0
u0:
AvDst
:
a0
u1:
TLK16
:
a0
u4:
RecWord
:
a1
u1:
MGTR
:
a0
u6:
TxEncode
:
a0
u2:
RxDecode
:
a0
u3:
RxSync
:
a0
u5:
SndWords
:
a0
u2:
RTBuffer
:
a0
u9:
RTFlags
:
a0
u1:
FIFO511w
:
a0
u8:
And1Inv
:
a0
u2:
And1Inv
:
a0
u5:
And1Inv
:
a0
u3:
RegD
:
a0
u6:
RegD
:
a0
u4:
FIFO511w
:
a0
u7:
FIFO511w
:
a0
u3:
LinkCon
:
a0
u1:
LDownGen
:
a0
u2:
ORg
:
a0
u4:
RegD
:
a0
u5:
RegSC
:
a0
u3:
RegD
:
a0
u7:
RegD
:
a0
u6:
RegD
:
a0
u8:
RegD
:
a0
u9:
RegD
:
a0
u2:
RstGen
:
a0
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MROD_X_In
System
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